Når et high-speed-design først fejler i EMC-kammeret, under temperaturtest eller hos kunden, er årsagen sjældent mystisk. Den ligger ofte i et samspil mellem stackup, impedans, referenceplaner, viaer og komponentplacering, som ikke blev vurderet samlet. En signal integrity analyse gør disse forhold målbare, før de bliver til re-spin, forsinket certificering eller ustabil drift i feltet.
Signalintegritet handler ikke blot om, hvorvidt et digitalt signal når frem. Det handler om, hvorvidt modtageren ser den korrekte spænding på det korrekte tidspunkt med tilstrækkelig margin – også når kortet er varmt, belastet, produceret med normale variationer og udsat for støj fra resten af systemet. Ved høje flankerater bliver selv tilsyneladende korte forbindelser transmissionslinjer. Derfor kan et design med en moderat clockfrekvens stadig kræve samme disciplin som et langt hurtigere interface.
Hvornår signal integrity analyse er nødvendig
En analyse er særlig relevant, når designet indeholder DDR-hukommelse, Ethernet, PCI Express, USB, SerDes, LVDS, MIPI, ADC/DAC-forbindelser eller hurtige FPGA-interfaces. Det samme gælder RF-nære digitale kredsløb, hvor digital støj kan koble ind i følsomme analoge områder. Men behovet afgøres ikke af én frekvensgrænse alene.
Flanketid, forbindelseslængde, topologi og tolerancer i printproduktion er ofte mere afgørende end den nominelle datarate. En 100 MHz clock med hurtige udgange kan eksempelvis skabe markante refleksioner på en forbindelse, som en traditionel layoutregel ville betragte som kort. Hvis stigen er lav i forhold til signalets risetime, er forbindelsen elektrisk lang.
Analysen bør igangsættes, når der træffes beslutninger om komponenter, pinout og lagopbygning – ikke først efter routing. Et datasheet kan angive krav til impedans, termination og timing, men det oversætter ikke automatisk kravene til et konkret PCB med specifik stackup, via-geometri og produktionspartner. Det er netop i den oversættelse, mange fejl opstår.
Hvad en signal integrity analyse faktisk undersøger
Målet er at dokumentere signalets adfærd fra driver til modtager og identificere de steder, hvor marginen bliver for lille. Arbejdet kombinerer kredsløbsforståelse, stackup-data, layoutgeometri og relevante IBIS- eller SPICE-modeller. En troværdig analyse er ikke en farverig simulering alene. Den bygger på realistiske antagelser, kendte tolerancer og en klar vurdering af, hvad modellen kan og ikke kan vise.
Impedans og refleksioner
Et signal møder en impedansændring ved eksempelvis en forkert sporbredde, et lagsskift, en via, et stik eller en stub. En del af energien reflekteres tilbage mod kilden. Resultatet kan være overshoot, undershoot, ringing og flere tærskelpassager ved modtageren. På et oscilloskop kan et signal stadig se acceptabelt ud i en simpel måleopstilling, mens det reelt har for lidt margin i produktet.
Kontrolleret impedans starter med stackup. Dielektrisk tykkelse, kobbertykkelse, sporbredden og referenceplanet skal være defineret sammen med PCB-producenten. At vælge en nominelt 50 ohm eller 100 ohm differential regel i CAD-værktøjet uden en verificeret stackup er ikke kontrol. Det er et gæt.
Returstrøm og referenceplaner
Hurtige signaler følger ikke kun kobbersporet frem. Returstrømmen søger den vej med lavest induktans, typisk direkte under signalet i det nærmeste sammenhængende referenceplan. Brydes dette plan af en split, en udfræsning eller et uhensigtsmæssigt lagsskift, må returstrømmen tage en omvej. Det øger loop-arealet, støjen og risikoen for emission.
Et signal via fra et lag med GND-reference til et andet lag med GND-reference kræver normalt en nærliggende GND-via, så returstrømmen kan følge med. Skifter signalet reference mellem GND og en forsyningsflade, bliver vurderingen mere kompleks. Her skal PDN’ens impedans og afkoblingen mellem planerne indgå. Den mekaniske placering af en enkelt via kan dermed få direkte betydning for både signalintegritet og EMC.
Timing, jitter og eye-diagrammer
For parallelle busser er delay matching relevant, men ens sporlængde er ikke det samme som ens elektrisk forsinkelse. Viaer, lagtyper, kobberområder og komponentpads ændrer den reelle propagation delay. For differentialpar skal både parrets samlede forsinkelse og skew mellem de to ledere vurderes.
Ved serielle links er eye-diagrammet et nyttigt billede af systemmarginen. Et lukket eller presset eye kan skyldes insertion loss, refleksioner, crosstalk, jitter eller en uegnet equalization-indstilling. Det afgørende er ikke at jagte et flot plot isoleret set, men at forstå hvilken mekanisme der lukker eye’et, og om ændringen skal ske i layout, komponentvalg eller link-konfiguration.
Crosstalk og kobling til omgivelserne
Nabospor kobler kapacitivt og induktivt. Risikoen stiger med parallel føring, lille afstand, hurtige flanker og manglende referenceplan. Crosstalk kan blive til timingfejl, ekstra jitter eller støj på følsomme analoge net. Samtidig kan aggressiv afstand mellem alle signaler give et større kort, flere lag og højere produktionsomkostning.
Den rigtige løsning afhænger derfor af netklassens følsomhed. Kritiske clocks, reset-signaler og højhastighedslinks skal prioriteres, mens langsomme GPIO-signaler ofte kan håndteres med mere pragmatiske regler. Designregler skal afspejle funktion og risiko – ikke være en generisk afstandstabel anvendt ukritisk på hele kortet.
Fra analyse til produktionsklart layout
En brugbar analyse ender med konkrete layoutbeslutninger. Det kan være valg af lagopbygning, maksimal længde på en stub, krav til backdrilling, placering af AC-koblingskondensatorer, behov for serieterminering eller en ændret komponentplacering. Hver anbefaling skal kunne føres tilbage til et elektrisk problem og være mulig at producere.
Viaer er et typisk eksempel på et kompromis. Microviaer, blind vias og backdrilling kan reducere stubber og forbedre højfrekvensadfærd, men de påvirker pris, leverandørvalg og produktionsrisiko. På et kort med moderate datarater kan en gennempletteret via være fuldt forsvarlig. Ved multi-gigabit SerDes kan den samme via begrænse kanalen så meget, at en mere avanceret løsning er nødvendig. Det skal afgøres på data, ikke på vane.
Også termination skal vælges med omhu. Serieterminering ved kilden reducerer ofte refleksioner med begrænset ekstra effektforbrug, men passer ikke til alle topologier. Parallel termination kan give god dæmpning ved modtageren, men koster statisk strøm. En forkert placeret eller dimensioneret terminering kan gøre et ellers fornuftigt interface dårligere. Simuleringen skal derfor tage udgangspunkt i den faktiske driverstyrke, modtagerkapacitans og nettopologi.
Samspillet mellem signalintegritet, PDN og EMC
Signalintegritet kan ikke isoleres fra power integrity. Når en FPGA eller processor skifter mange udgange samtidigt, skabes strømtransienter i forsyningsnettet. Hvis PDN’en har for høj impedans i det relevante frekvensområde, opstår ground bounce og forsyningsstøj. Det ændrer signalets reference og reducerer timingmarginen.
Derfor bør kritiske interfaces vurderes sammen med afkoblingsstrategi, plane-kapacitans, regulatorplacering og strømreturveje. Et PCB kan have korrekt differential impedans og stadig fejle, hvis forsyningsstøjen flytter tærsklerne i modtageren eller øger jitteren i clock-systemet. EMC-problemer følger ofte samme fysiske årsager: store strømloops, afbrudte returveje og hurtige spændingsændringer uden kontrolleret strømvej.
Målinger på færdigt hardware er fortsat nødvendige. TDR, VNA, oscilloskop med passende probe, near-field scanning og compliance-test kan bekræfte eller udfordre antagelserne fra simuleringen. Men måling efter første prototype er langt mere værdifuld, når layoutet allerede er baseret på en gennemtænkt analyse. Så bruges laboratoriet til verifikation og finjustering frem for fejlsøgning under tidspres.
Typiske fejl, der bliver dyre sent i forløbet
De dyreste signalintegritetsfejl er ofte almindelige layoutvalg, som virker harmløse i isolation: differentialpar med varierende reference, lange via-stubber, AC-koblingskondensatorer placeret asymmetrisk, split i returplanet, unødigt lange parallelle spor eller impedansregler uden produktionsgrundlag. Fejlene kan være svære at se i et almindeligt design review, hvis reviewet alene fokuserer på clearance og forbindelser.
Et egentligt review skal derfor kontrollere signalernes komplette vej, inklusive connectorer, komponentpads, escape-routing, lagovergange og returstrøm. Det skal også udfordre kravene. Nogle gange er den bedste løsning at ændre pinout eller placere en komponent anderledes, før routingen låser arkitekturen. Det er normalt billigere end at kompensere med flere lag, dyrere teknologi eller efterfølgende re-spin.
For missionkritisk elektronik i eksempelvis medico, forsvar, telekommunikation eller datacenterudstyr er dokumentation en del af leverancen. Det skal fremgå, hvilke interfaces der er analyseret, hvilke modeller og forudsætninger der er anvendt, hvilke tolerancer der er accepteret, og hvilke layoutregler der følger af resultaterne. Det giver udvikling, test og produktion et fælles teknisk grundlag.
Wise Choice Support arbejder med signalintegritet som en integreret del af PCB-designet – fra stackup og komponentplacering til routing, DFM og produktionsklare data. Direkte specialistadgang betyder, at de elektriske konsekvenser af en layoutbeslutning kan vurderes med det samme, før de bliver indbygget i flere ugers arbejde.
Den bedste næste handling er ikke at simulere alt. Det er at identificere de net, grænseflader og strømveje, hvor fejlmarginen er lille, og få dem afklaret tidligt nok til, at designet stadig kan ændres uden drama.
